삼성전자(Samsung E)

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거대 칩 제조업체인 삼성전자는 급격한 하락 속에 시가 총액 측면에서 23개월 만에 최저 수준으로 주요 거래소에서 존재감을 나타냈다.테크베헤모스의 가치는 4일 기준 약 444조원으로 코스피 시가총액 2285조원의 19.43%에 달한다. 전체 시가총액 대비 벨웨더의 비중이 2019년 9월 이후 20% 아래로 떨어진 것은 이번이 처음이다 . 올해 1월 11일 25.01%에서 급격히 떨어진 수치다. 삼성전자는 긍정적인 실적 전망에 힘입어 올해 1월 11일 주당 9만6800원으로 52주 만에 최고치를 경신했다.그러나 금요일 대규모 외국인 매도세 속에 주가가 올해 최저치인 74,100원까지 급락했다. 폭식 판매는 반도체 업체들의 실적이 2분기를 정점으로 둔화될 수 있다는 우려에서 비롯됐다.전문가들은 거대 플랫폼, 자동차 및 배터리 사업의 발전이 특히 시장에서 삼성의 비중 변화에 책임이 있다고 말했다. 정은지 삼성증권 연구원은 "삼성전자 시가총액 축소는 코스피 변동성(KOSPI) 수준을 낮추고 메가 영향력을 단일 업종이나 종목으로 분산시키는 데 도움이 된다"고 말했다. (연합)

아마도 해외 보도가 나온 신문에서는 대개 헤드라인이 이렇게 잡힌다. 뇌물및 횡령 협의로 구속수감된 이재용삼성전자 부회장이 가석방되었다. 대개는 100% 이렇게 씌여진다. 우리의 헤드라인은 어떻게 나올지 한번 들여다 볼까?

대개 이렇게 헤드라인이 잡히게 된다. 아마도 인식차원의 다른 방식이다.

삼성전자의 CBDC 사업의 참여라는 부분이 속해있다. 아무래도 사업부분의 참여부분이 홍보가 돼어있다.

이 시나리오가 정확히 fact에 근거된다면 삼성의 고민은 스마트폰 판매 부진에 그치지 않는다. 회사는 여러 공급망 문제도 해결해야 합니다. 첫째, 한국 회사는 출시 때까지 신제품을 비공개로 유지하는 데 큰 시간을 보냈습니다. 최근 몇 년 동안 발표한 거의 모든 단일 장치는 공식 공개 몇 달 전에 광범위하게 유출되었습니다. 다음 주 Galaxy Unpacked에서 공개할 예정인 새로운 폴더블 및 Galaxy 시계와 같은 다가오는 장치 배치에서도 마찬가지입니다. 또한 최근 일부 부품 공급업체가 회사의 주문을 거부한 것으로 알려졌다. 특히 MediaTek은 삼성의 칩 주문을 이행할 수 없다고 밝혔습니다. 그리고 계속되는 칩 부족 문제 때문이 아니라 대만 회사가 삼성이 스마트폰 시장에서 최고 공급업체로서의 위치를 ​​잃고 있다고 믿기 때문입니다. 이재용부회장의 출소로 모든것이 해결돼어질 수 있다고 한 근거가 무엇인지 참으로 궁금하네여! 삼성의 위기론은 거기에서 출발하는 것도 있네여!

TSMC와 삼성 이 정부의 눈에 들어오는 두 회사인 것은 우연이 아닙니다 . Engadget 에서 지적했듯이 두 회사 모두 이 칩의 "제조 능력이 더 큰" 회사이기도 합니다. 따라서 정부는 세계 경제에 덜 영향을 미치는 다른 부문보다 자동차 산업을 위한 이 생산에 우선 순위를 두도록 요청했습니다 . 그리고 그들은 무엇을 했습니까? 글쎄요, 이에 대한 대응으로 TSMC와 삼성은 "가능한 한 빨리" 칩 생산에 착수해야 한다고 Nikkei 에서 지적합니다 . TSMC의 Mark Liu 사장은 "우리는 일부 고객과 재협상 을 했으며 세계 경제에 중요한 자동차 칩의 우선 순위를 정하라는 정부의 요구를 도왔습니다. "라고 말했습니다. "과거에 칩 생산 능력을 선착순으로 배정했던 것과는 다릅니다." 이제 세계 경제에 가장 큰 영향을 미치는 분야를 생각하면서 칩 제조가 우선시됩니다. 어떻게 이런 상황에 이르렀습니까? 코로나19 팬데믹(세계적 대유행)으로 중국 공장이 폐쇄되거나 격리 되면서 반도체 생산 속도가 급격히 떨어졌다. 이로 인해 정부는 산업의 주류가 이러한 반도체에 액세스할 수 있도록 조치를 취했습니다. 사실, 2월에 발표된 Bloomberg 보고서 는 콘솔 제조업체가 이러한 부품을 우선적으로 받는 데 있어 승자가 되지 않을 것이라고 이미 예상했습니다. 인텔과 같은 회사가 이 위기가 2023년까지 지속될 수 있다고 지적한 것입니다 . 인텔 사장인 Pat Gelsinger는 "업계가 수요를 완전히 충족하려면 1~2년이 더 걸릴 것 입니다.

Intel에서 계속되는 문제와 함께 그 기사는 투자 커뮤니티에서 많은 관심을 불러 일으켰고, 무슨 일이 일어나고 있는지 이해하려고 애널리스트와 많은 통화를 했습니다. ISS에서 발표하고 전화통화를 해본 이후로 계속해서 인텔의 상황을 분석하고 이해하기 위해 노력했습니다. 오늘 오후 Pat Gelsinger는 회사를 기술 리더십으로 되돌리기 위한 Intel의 IDM 2.0 계획을 발표했습니다. 오늘 발표를 하기 전에 약간의 역사와 인텔이 오늘날의 위치에 도달한 방법부터 시작하고 싶었습니다.

최고 경영자

1968년부터 2005년까지 인텔에는 4명의 고도로 기술적인 CEO가 있었으며 실제로 그들은 우리 업계의 거물 중 하나였습니다. 첫 번째 CEO는 박사 학위를 받은 Robert N. Noyce였습니다. 물리학 박사이자 집적 회로의 공동 발명가인 Gordan Moore는 박사 학위를 받았습니다. 화학 분야에서 수십 년 동안 우리 산업을 추진한 법칙인 무어의 법칙을 만든 사람입니다. 무어 박사는 앤드류 S. 그로브 박사가 그 뒤를 이었습니다. 화학 공학에서. 내가 업계에서 처음 일을 시작했을 때 Grove의 책 "반도체 장치의 물리학 및 기술"은 장치 및 처리의 성경이었고 Grove는 Bruce Deal과 함께 Deal-Grove Oxidation 법칙도 발견했습니다. 그로브의 뒤를 이어 박사인 Craig R. Barrett이 따랐습니다. 재료과학 박사이자 스탬퍼드 대학교 교수. 2005년에 MBA인 Paul S. Otellini는 Intel의 첫 번째 비기술적 CEO가 되었습니다. Intel이 프로세스 도입 주기에서 미끄러지기 시작한 것은 Otellini의 임기가 끝날 무렵이었습니다. Otellini의 뒤를 이어 화학 학사 학위와 제조 배경을 가진 Brian M. Krzanich가 있었습니다. 그러나 Stacy Rasgon이 최근 팟캐스트에서 관찰한 바와 같이, 어떤 이유에서인지 그는 Intel의 제조 문제와 상당한 수율 문제에 대해 전혀 관심을 갖지 않는 것 같았습니다. 그의 시계에 표시된 Intel의 10nm 공정. 팟캐스트는 여기에서 사용할 수 있습니다.

2018년 로버트 H. 스완(Robert H. Swan) 또 다른 MBA가 CEO가 되어 최근까지 그 자리를 지켰다.

역사적 기술 혁신자인 인텔과 같은 회사는 기술 비전가가 이끌어야 한다고 생각합니다. 최근 Patrick P. Gelsinger가 CEO로 취임했으며 전기 공학 석사 학위를 취득했으며 80486의 수석 설계자였으며 업계에서 높은 평가를 받은 기술자입니다. 시간이 지나야 알 수 있겠지만 그는 기술적인 전환을 이끌 좋은 선택인 것 같습니다.

그림 1은 인텔의 CEO 연혁을 보여줍니다.

노드

그림 2는 Intel의 노드 대 시간을 보여주고 Intel의 지연이 얼마나 극적인지를 보여줍니다. 표의 첫 번째 열에는 노드 이름이 있고 두 번째 열에는 22nm까지의 Intel의 실제 도입 날짜, 그리고 Intel이 동일한 케이던스를 유지한 경우 후속 노드에 대한 예상 날짜가 있습니다. Intel이 130nm를 도입한 2001년부터 새로운 프로세스와 혁신의 꾸준한 2년 주기가 있었습니다(2년 주기는 130nm 이전까지 거슬러 올라갑니다. 2003년 90nm는 업계 최초로 스트레인용 임베디드 실리콘-게르마늄을 도입했으며, 2005년에는 파운드리가 2011년 28nm까지 도입하지 않은 고유전율 금속 게이트(HKMG)가 업계 최초로 사용되었습니다. 2007년 Intel은 32nm를 도입했습니다. 그리고 마침내 2011년에는 파운드리가 2014년까지 도입하지 않았던 업계 최초의 FinFET와 함께 22nm가 탄생했습니다.

표의 세 번째 열은 "리셋 1"을 나타냅니다. 여기서 14nm는 2014년으로 1년 연기되었고, 10nm는 3년 주기로 2017년에 예상되었으며 결국 10nm가 추가로 지연됨에 따라 2021년에 7nm가 예상되었습니다. 다음 열은 2를 재설정했습니다. 여기서 10nm는 2019년에 양산에 들어간 다음 7nm는 원래 COVID에 대한 책임이 있는 2022년까지 연기됩니다. 다음 열은 2023년에 7nm 생산이 예상되는 재설정 3입니다. 이는 Intel이 2년 주기로 실행했을 때 2017년에 예상되었던 프로세스에 대한 놀라운 지연입니다. 다음 칼럼은 인텔이 2년 주기로 돌아오면 일어날 수 있는 일을 기반으로 한 "리셋 4"를 제시합니다.

마지막 두 열은 각 프로세스 사이의 간격(년)과 프로세스에 대한 설명을 나타냅니다.

하이퍼 스케일링

파운드리보다 앞서 업계 최고의 기술을 도입한 인텔의 성공은 노드당 스케일링을 가속화하는 하이퍼 스케일링으로 이어졌습니다. 역사적으로 일반적인 노드는 2배의 밀도를 제공했지만 이제 Intel은 14nm의 경우 2.5배, 10nm의 경우 2.7배를 목표로 했습니다. 나는 이것이 인텔의 실수에 중요한 역할을 했다고 생각합니다. 야구에서 타자에 대해 생각한다면, 당신은 단식을 시도할 때보다 홈런을 칠 때 더 많은 삼진을 칩니다. 업계가 멀티 패터닝으로 인한 프로세스 복잡성의 극적인 증가를 보고 있는 동안 하이퍼 스케일링이 도입되었습니다.

그림 3. 인텔의 하이퍼 스케일링을 보여줍니다.

인텔이 프로세스 도입을 미루고 있는 동안 삼성과 TSMC는 더 빠른 속도로 새로운 노드를 도입하고 있습니다. 주조 공장은 일반적으로 밀도에서 더 작은 점프를 취하지만 더 자주 수행합니다. 저는 이것이 위험을 줄이고 학습 속도를 높인다고 믿습니다. 예를 들어 인텔에는 14, 14+, 14++, 14++++ 및 14++++ 변형이 있고 10nm의 경우 10에서 현재 10SF가 있습니다. 그러나 이러한 플러스 프로세스는 성능 향상이며 밀도 향상 학습을 놓치고 있음을 의미하는 밀도를 향상시키지 않습니다. 파운드리에는 또한 "여기에 표시되지 않은 하프 노드가 있습니다. 예를 들어 Samsung에는 11nm, 8nm, 6nm 및 4nm 공정 노드가 있고 TSMC에는 12nm, 7nm plus, 6nm, 5nm plus 및 4nm가 있으며 이들 중 대부분은 밀도 향상을 제공합니다.

문화와 두뇌 유출

인텔이 HKMG 및 FinFET와 같은 핵심 기술에서 몇 년 동안 주도했기 때문에 인텔은 기술 정보를 공유하지 않을 유인을 얻었습니다. 인텔은 업계에서 도구를 구입하여 집으로 가져오고 OEM(Original Equipment Manufacturer)과 작업을 공유하지 않는 것으로 알려져 있습니다. 이는 인텔의 기술을 보호하는 데 도움이 되었지만 점점 더 정교해지는 OEM의 사내 프로세스 개발 기능을 활용하지 못하도록 차단할 수도 있습니다. 제가 업계에서 처음 일을 시작했을 때, 우리는 프로세스 도구를 구입하여 집으로 가져와서 실행할 프로세스를 개발했습니다. 오늘날 OEM은 완전한 프로세스 모듈을 제공하는 통합된 도구 및 프로세스 세트를 제공합니다. 내부적으로 저는 Intel에서 프로세스에 대한 전체적인 관점을 갖고 있는 사람이 거의 없다고 들었습니다. 일반적으로 엔지니어는 자신의 도구만 알고 있습니다. 사실이라면 도구 간의 복잡한 상호 작용 문제를 해결하기 어려울 것입니다. 경험이 풍부한 엔지니어가 많이 떠난 인텔의 인재도 유출된 것으로 보고됩니다. 나는 인텔에서 일했던 사람들을 알고 있고 그들이 떠나거나 은퇴할 생각이 없다고 말했지만 그들은 너무 관대한 재정 패키지를 제안받아 떠나지 않는 것이 합리적이지 않다고 말했습니다.

인텔은 직원만큼 훌륭합니다.

양날의 검

인텔에는 이점을 제공하는 동시에 문제를 야기하기 때문에 제가 언급할 두 가지 관행이 있습니다.

첫 번째는 "정확한 복사"입니다. Intel에서는 개발 팹 중 하나에서 프로세스를 개발할 때 전체 도구 세트가 동결되고 프로세스가 프로덕션 팹으로 이전될 때 개발 도구 세트의 정확한 복제본이 동일한 방식으로 설치 및 설정됩니다. 이렇게 하면 제조에 투입된 프로세스가 개발된 프로세스를 정확히 복사할 수 있습니다. 이것은 초기 수율에 도움이 되지만 정확한 복사의 단점은 시간이 지남에 따라 OEM이 향상된 도구를 도입하고 몇 년이 지난 후에도 몇 년 된 도구로 새로운 라인이 설정된다는 것입니다. 인텔이 2020년에 14nm 용량을 추가하고 프로세스가 2012년 기간에 개발되었다고 생각한다면 이것이 중요한 문제가 될 수 있는 부분을 알 수 있습니다.

두 번째 문제는 비표준 설계 흐름입니다. 이제 저는 디자인 플로우에 대한 전문가는 아니지만 파운드리에는 PDK를 기반으로 하는 디자인 플로우가 있으며 표준 셀과 비교적 단순한 디자인 규칙이 있습니다. 인텔이 셀 맞춤 튜닝을 많이 한다고 들었습니다. 사용자 정의 조정은 설계에서 성능의 마지막 비트를 짜내는 데 도움이 될 수 있지만 프로세스 변경을 처리하거나 완전히 새로운 프로세스로 설계를 변경하는 것을 어렵게 만듭니다. 파운드리 고객은 종종 두 개 이상의 파운드리로 부품을 두 번째 소싱하려고 하기 때문에 다양한 프로세스에 효율적으로 적응해야 합니다. 이것이 수축을 포함하지 않는 Intel의 +, ++ 등 프로세스와 Intel의 10nm 수율 문제에서 역할을 하는지 궁금하지 않을 수 없습니다.

10nm

Intel의 10nm 공정은 문서화된 지연 및 수율 램프 문제로 어려움을 겪었습니다. Intel의 10nm 공정은 원래 EUV 활용을 목표로 했지만 EUV 개발 지연으로 인해 Intel은 광학 멀티패터닝에 의존해야 했습니다. 이 과정에서 옵티컬 멀티패터닝으로의 전환이 순조롭게 진행되지 않았던 것으로 보인다.

예를 들어, 10nm에서 금속 0(M0)과 금속 1(M1)은 2개 및 3개의 절단 마스크가 있는 SAQP(Self Aligned Quadruple Pattering)로 패턴화됩니다. 이것은 내가 업계에서 알고 있는 인터커넥트 레이어에서 SAQP를 사용하는 유일한 방법입니다. Intel의 10nm M0 및 M1은 또한 내가 알고 있는 팁 스페이서와 코발트 인터커넥트 및 알루미늄 산화물 팁을 업계에서만 사용합니다. 최종 결과는 업계의 다른 사람이 사용하는 것보다 이러한 레이어에 대한 더 복잡한 제조 방식입니다. 내가 본 10SF M0 및 M1 패턴의 SEM 샷은 파운드리 7nm M0 및 M1 패턴에 비해 여전히 좋아 보이지 않습니다. 한때 인텔이 수율 문제를 해결하기 위해 10SF의 몇 가지 레이어에 EUV를 채택할 것이라는 소문이 있었지만 실현되지 않았습니다. - 이전 섹션에서 논의된 표준 설계 흐름이 그 결정에 영향을 미쳤습니다.

노드 이름 연결 해제

로직 프로세스의 노드 이름이 특정 측정 가능한 기능에 연결되는 게이트 길이였던 때가 있었습니다. 더 이상 그렇지 않으며 오늘날 노드 이름은 주로 측정 가능한 기능과 상관 관계가 없는 마케팅 부서의 생성입니다. Intel의 노드 이름과 파운드리 노드 이름 사이에 큰 연결이 끊어졌습니다. 예를 들어, TSMC의 노드 이름을 가져와서 TSMC의 실제 측정된 트랜지스터 밀도와 비교하여 플로팅했습니다. 나는 그 데이터에 곡선을 맞추고 0.99 의 R 2 값으로 좋은 곡선을 얻었습니다( 그림 5 참조).

그림 5. TSMC 노드 이름 대 트랜지스터 밀도.

그림 5의 라인에 대한 공식과 실제 측정된 Intel 트랜지스터 밀도를 사용하여 TSMC의 추세를 사용하여 Intel의 프로세스에 대한 등가 노드 이름을 결정할 수 있습니다. 최종 결과는 Intel의 10nm 공정에 7.4nm의 TSMC 등가 노드가 있고 Intel의 곧 출시될 7nm 공정에 4.3nm의 TSMC 등가 노드가 있을 것으로 예상된다는 것입니다(발표된 2배 밀도 개선 기준). 그림 6. TSMC 및 Intel 프로세스와 Intel 프로세스의 TSMC 등가 노드를 예상 3nm 프로세스까지 비교한 것입니다. 이 표의 값은 이전 기사와 관련하여 업데이트되었습니다.

그림 6. 노드 이름 연결 해제.

그림에서 우리는 Intel의 7nm 공정이 TSMC의 5nm와 3nm 공정 사이에 밀도가 있음을 알 수 있습니다. 인텔이 7nm 프로세스 노드 이름을 4nm로 변경하여 TSMC의 업계 최고의 프로세스와 비교하는 방법을 보다 정확하게 반영하고 프로세스가 실제로 어떻게 비교되는지에 대한 분석가 사이의 많은 혼란을 해결하도록 권장하고 싶습니다.

다른 흥미로운 관찰은 인텔이 10년 중반에 밀도가 2배 개선된 2년 노드 케이던스로 돌아갈 수 있다면 일반적으로 약 1년 뒤지만 대략 TSMC와 밀도 패리티에 있을 수 있다는 것입니다.

특히 성능이 왕인 Intel의 마이크로프로세서의 경우 밀도가 전부가 아니라는 점을 말씀드리고 싶습니다. Intel의 10SF 공정과 TSMC 7nm 공정이 유사한 성능을 가지고 있다고 추정할 수 있는 한, 확실히 AMD는 Intel의 마이크로프로세서와 경쟁하는 TSMC의 7nm 공정에서 마이크로프로세서를 생산하고 있습니다. 인텔의 7nm 공정이 성능 기준으로 TSMC의 3nm 공정과 경쟁할 것으로 예상되지만 TSMC 3nm가 올해 말에 위험에 빠지기 시작하고 내년에 생산이 시작됨에 따라 Intel은 내년 말까지 7nm 공정을 완료하고 준비가 필요합니다. 2023년 대량 생산 또는 AMD는 TSMC 3nm를 활용하여 공정 이점을 얻을 수 있습니다.

Intel의 TSMC 잡기 또는 통과 측면에서 Stacy Rasgon이 앞서 언급한 PodCast에서 관찰했듯이 TSMC는 비틀거릴 수밖에 없습니다. 인텔이 5nm 개발을 가속화하지 않는 이유를 묻는 사람들이 여러 명 있었습니다. 곧 논의하겠지만 인텔은 이미 삼성과 TSMC에서 2세대 생산 중인 EUV가 주요 혁신인 프로세스인 7nm로 어려움을 겪었습니다. 5nm에서 Intel이 HNS(Horizontal Nano Sheets) 프로세스를 채택할 것으로 예상합니다. 아직 해결되지 않은 엔지니어링 문제가 있다고 생각합니다. 삼성은 올해 말 HNS를 사용하여 3nm GAA 공정에서 위험 시작을 시작하려고 하고 있으며 공정이 지연된다는 소식을 들었습니다.

IDM 2.0

인텔의 주요 목표는 다음과 같습니다.

그들이 참여하는 모든 제품 카테고리에서 리드하십시오. 과감하게 혁신하십시오. 완벽하게 실행합니다. 활기찬 문화를 육성합니다.

일반적인 목표로서 이것들은 훌륭합니다. 우리가 앞서 논의한 문화적 문제의 종류에 대한 인식이 있는 것으로 보이며 실행은 확실히 개선되어야 합니다. 오늘 밤 내가 가장 좋아하는 말은 집요하게 실행에 옮기는 것으로 잘 알려진 전 CEO Andy Grove와 관련하여 "그로비식 실행 문화"를 되살리는 것이었습니다.

Intel용 IDM 2.0의 중앙 테넌트는 다음과 같습니다.

인텔 내부 공장 네트워크를 활용하여 인텔 제품의 대부분을 내부적으로 구축하십시오. 모든 제품이 일정 수준의 파운드리 생산을 할 수 있도록 파운드리 사용을 확대합니다. TSMC, Samsung, GLOBALFOUNDRIES(GF) 및 UMC와의 참여 증가. 아시아에 대한 의존도의 균형을 맞추기 위해 미국 및 유럽 기반 제조와 함께 주요 파운드리를 계획합니다.

대만과 한국을 중심으로 아시아에서는 80%, 미국에서는 15%, 유럽에서는 5% 정도의 리딩 엣지를 보여주는 슬라이드가 있었습니다.

대부분의 제품을 내부적으로 만드는 동시에 파운드리 사용을 확장한다는 아이디어는 서로 다소 상충됩니다. 파운드리가 7nm를 적시에 출시하려는 인텔의 베팅을 헤지하는 데 사용되는 것 같습니다. 또한 파운드리와 경쟁하기 위해 파운드리 사업을 시작하면서 파운드리와 더 많이 참여하는 방법은 무엇입니까?

인텔이 업계 표준 PDK와 단순화된 설계 규칙에 막대한 투자를 하고 있다는 논의가 있었습니다. 이는 인텔의 비표준 설계 관행에 대한 이전 의견을 해결하고 파운드리 고객에게 서비스를 제공하고 인텔이 자체 설계를 파운드리에 쉽게 이식할 수 있도록 하는 핵심 요소입니다.

칩 간 상호 연결의 품질이 칩의 긴 와이어와 유사한 칩렛과 달리 타일을 가능하게 하는 EMIB 및 Foveros를 사용한 Intel의 패키징 기술에 많은 강조가 있었습니다.

Intel은 기술 분야에서 IBM과 파트너 관계를 맺을 예정입니다. 이것이 장점이라고 생각하는지 잘 모르겠습니다. 삼성과 IBM은 삼성이 운영하는 5nm 공정을 개발했으며 TSMC와 경쟁하지 않습니다. 그들은 또한 삼성의 3nm 공정에서 HNS 기술에 대해 함께 작업했으며 이는 TSMC와 훨씬 덜 경쟁적입니다.

EUV를 잘못 판단

7nm 문제에 대한 의견이 매우 흥미로웠습니다. 7nm는 "미성숙"으로 인해 EUV 사용을 제한하기 위해 개발되었습니다. 이제 EUV가 더 성숙해짐에 따라 100% 더 많은 EUV 레이어를 사용하여 프로세스를 재설계하고 단순화했습니다.

내가 특히 흥미롭게 생각하는 것은 10nm에서 문제가 EUV가 이전에 준비될 것으로 예상하고 프로세스를 다시 실행한 다음 7nm에서 EUV 준비 상태를 과소평가하고 프로세스를 다시 실행해야 하는 것으로 추적될 수 있다는 것입니다. 이는 프로세스의 준비 상태를 이해하고 적절하게 계획하는 인텔의 능력에 근본적인 문제가 있음을 시사합니다. 이는 TSMC가 7+ 프로세스 및 5nm 프로세스에서 EUV를 구현할 때 완벽하게 실행한다는 점을 고려할 때 특히 두드러집니다. 삼성은 또한 중요한 레이어에 EUV를 사용하는 7nm 공정만 사용하기로 결정하여 EUV 타이밍을 잘 잡았습니다(TSMC는 광학 7nm 및 EUV 7+ 공정을 수행함).

인텔의 EUV 구현과 관련된 또 다른 영역은 계속해서 우려되는 도구의 가용성입니다. Intel이 7nm 지연 기간 동안 EUV 도구 주문을 미루거나 취소했다고 들었습니다. 그들이 NXE:3400C 도구 대신 NXE:3600D 도구를 가져오는 도구를 내놓고 있다면 의미가 있지만 EUV 슬롯을 포기하는 경우 필요할 때 필요한 EUV 도구를 얻지 못할 수도 있습니다. TSMC는 5nm 램프로 계속 진행하고 3nm를 위해 장비를 구매하고 있으며 2nm 개발을 위해 삼성도 같은 일을 하고 있으며 DRAM에 EUV를 사용하기 시작했습니다. SK 하이닉스는 최근 DRAM용 EUV 도구에 40억 달러 이상을 약속했습니다.

인텔은 14nm 용량의 월간 약 170k 웨이퍼(wpm)를 보유하고 있으며 현재 용량의 약 130k wpm으로 10nm를 램핑하고 있습니다. 7nm의 140k wpm과 같은 것을 구축한다면 약 45개의 EUV 도구가 필요할 수 있습니다. 그들은 또한 30개의 EUV 도구가 추가로 필요할 수 있는 2개의 파운드리 팹에 대한 계획도 발표했습니다. 이 모든 EUV 도구는 어디에서 올까요?

파운드리의 장점과 단점

오늘 발표의 일부는 인텔이 자체 P&L;과 CEO에게 직접 보고하는 전용 파운드리 비즈니스로 파운드리 비즈니스에 뛰어들 것이라는 것이었습니다. 또한 그들은 약 200억 달러를 들여 애리조나에 두 개의 전용 파운드리 팹을 건설할 계획입니다. 나는 이 투자가 7nm를 실행하는 2 – 40k wpm 팹에 충분하다고 추정합니다. 수정, 이 팹은 파운드리 전용이 아니며 인텔 자체 제품을 생산하고 파운드리도 지원합니다.

이것은 인텔이 왜 이런 일을 하고 있고 어떤 장점과 단점이 있는지에 대한 질문을 던집니다. 이것에 대한 재미있는 부분은 일부 사람들이 Intel이 Fabless로 전환해야 한다고 제안하고 AMD가 Fabless로 전환하는 것을 예로 들었다는 것입니다.

이에 대한 몇 가지 생각:

Pat Gelsinger는 파운드리가 좋은 사업이라고 생각하고 있고 싶어한다고 언급했습니다. 파운드리의 흥미로운 점은 TSMC에게는 훌륭한 사업이지만 훨씬 낮은 마진을 가진 다른 선두 경쟁자들에게는 좋지 않다는 것입니다. 2020년 4분기에 대한 TSMC의 마진은 약 54%였으며 결과를 공개적으로 공개하는 다음으로 큰 경쟁자는 UMC이고 2020년 4분기에 대한 마진은 약 24%에 불과했으며 SMIC와 GF는 수년 동안 마이너스 총 마진을 보였습니다. 인텔은 이전에 파운드리 사업을 하다가 실패했습니다. Pat은 이전에 이에 대해 진지하게 생각하지 않았다고 인정했습니다. 그들이 파운드리 사업에 있을 때 관찰한 바에 따르면, 그들은 마이크로프로세서를 위한 새로운 프로세스를 도입한 다음 파운드리 버전을 사용할 수 있게 되기까지 1년 이상이 지나야 했습니다. 파운드리 공간에서 진지하다는 메시지를 보내려면 프로세스가 동시에 나와야 합니다. Pat은 프로세스 기술, IP 및 패키징 기술을 포함하여 파운드리 고객이 인텔 기술의 전체 포트폴리오를 사용할 수 있도록 하는 것에 대해 이야기했습니다. Intel은 자체 코어를 제공하고 Arm 코어를 지원합니다. 인텔은 애리조나에 파운드리용 팹 2개를 건설한 다음 향후 유럽에 전용 용량을 구축할 계획이며, 확실히 전용 용량은 메시지를 보내는 데 도움이 되며 고객의 요구 사항을 충족하기 위해 최선을 다할 것입니다. 현재 미국과 유럽에서는 역내 첨단 제조와 보조금 지급 약속에 대한 많은 요구가 있습니다. 인텔은 잠재적으로 정부 자금을 얻을 수 있으며 국방부 기회를 노리고 있습니다. TSMC를 보면 특정 기술에 대한 팹을 구축하고 많은 경우에 팹이 해당 기술을 영원히 유지합니다. TSMC는 여전히 300mm 웨이퍼에서 130nm, 90nm, 65nm, 40nm 등을 실행하고 있습니다. 직관적으로 다소 반대되는 새로운 프로세스는 장비가 감가상각되기 때문에 마진이 낮습니다. TSMC는 종종 생산에 들어간 첫 2년 동안 기업 마진을 약 2% 포인트 낮추는 새로운 프로세스에 대해 이야기합니다. 팹 장비 세트가 완전히 감가상각되면 웨이퍼 제조 비용이 절반 이상 절감되지만 파운드리는 절감된 비용을 고객에게 모두 전가하지 않습니다. 최종 결과는 오래된 팹이 가장 높은 마진을 생성한다는 것입니다. Intel에서는 32nm보다 큰 공정을 만드는 모든 팹이 더 작은 노드로 변환되었습니다. 이 모든 것의 주요 고려 사항은 제조 규모입니다. 규모를 통해 더 많은 것을 배우고 더 많은 웨이퍼에 대해 프로세스를 개발하는 비용을 상각할 수 있습니다. 이것이 GF 7nm의 운명을 결정지었고, 7nm의 15k wpm을 구축할 뿐이었고 경쟁력을 유지하기에 충분한 규모가 아니었습니다. 파운드리 비즈니스에 참여함으로써 인텔은 더 많은 규모를 구축하고 유지할 수 있습니다. 그들이 파운드리 사업에 참여하지 않으면 파운드리에 아웃소싱하고 AMD에 대한 시장 점유율 손실은 잠재적으로 죽음의 소용돌이를 시작하는 인텔의 규모를 축소합니다. Intel이 TSMC와 경쟁하기에 충분한 웨이퍼를 실행했는지 여부에 대한 질문을 받았습니다. TSMC는 Intel의 총 300mm 용량의 약 두 배이지만 Intel의 용량은 앞쪽 가장자리에 더 집중되어 있습니다. 즉, 비슷한 수의 앞쪽 가장자리 웨이퍼를 실행한다는 의미입니다(그림 7 참조).

그림 7. 임계 질량.

이 모든 것에 대한 나의 큰 우려는 이 비즈니스를 구축하는 데 몇 년이 걸리고 엔지니어링 인재가 새로운 팹을 설계, 구축 및 시작하는 데 전용되어야 한다는 것입니다. 파운드리 특정 버전의 프로세스를 개발하고 PDK를 구축해야 합니다. 이것은 내가 보기에 현재 Intel의 가장 큰 단일 요구 사항, 즉 좋은 수율로 7nm를 출시하는 것에 초점을 맞추는 위험이 있습니다. 인텔은 또한 충분한 10nm 웨이퍼를 만들기 위해 여전히 고군분투하고 있습니다.

팹리스로 이동

인텔이 AMD처럼 우화만 만들지 않는 이유에 대해 많은 이야기가 있었습니다. 이것이 비교 가능한 상황이 아닌 몇 가지 이유가 있습니다.

AMD는 그들도 가지고 있었기 때문에 팹리스에 갔습니다. 그들은 단순히 경쟁력 있는 팹 기능을 유지할 여유가 없었습니다. AMD는 석유 자금의 지원으로 Fab를 스핀아웃할 수 있었습니다. 당시 AMD는 약 45,000 wpm의 결합 용량을 가진 300mm 팹이 2개뿐이었습니다. 인텔에는 약 450,000wpm의 용량을 가진 대략 15개의 로직 팹이 있습니다. 누가 그 규모의 제조를 구매하고 지원할 수 있습니까? 또한 GF는 Intel 팹의 큰 손실을 기꺼이 지원하고자 하는 수년 동안 돈을 잃었음을 명심하십시오. 인텔이 모든 비즈니스를 파운드리로 이전하려는 경우 TSMC도 용량을 구축하는 데 수년이 걸릴 것입니다. TSMC에 인텔 팹을 인수하도록 요청할 수 있지만 많은 재조정을 원할 것입니다. 인텔이 TSMC로 간다면 TSMC의 웨이퍼 가격이 인텔의 원가보다 높아져 인텔의 마진을 떨어뜨릴 것이다. Intel의 내부 제조 비용은 TSMC의 내부 제조 비용보다 높지만 TSMC는 판매용 웨이퍼에 평균 54%의 총 마진을 추가합니다. Intel의 볼륨으로 그들은 훨씬 더 낮은 마진을 지불할 것이지만, 마진은 여전히 ​​Intel의 비용보다 높은 웨이퍼 가격을 산출할 것입니다. 인텔은 이 문제에 대해 논의한 이전 통화에서 이를 언급했습니다. 제 생각에 인텔을 위한 최선의 선택은 7nm를 출시하고 정상 궤도로 돌아가 내부적으로 제품을 만드는 것입니다. 파운드리에서 어느 정도 헤지해야 하지만 너무 많이 아웃소싱하면 규모가 줄어듭니다.

할 일 목록

저는 오늘 통화 전에 "Intel의 문제점 및 해결 방법" 기사를 작성하고 있었고 Intel의 할 일 목록을 작성하고 있었습니다. 오늘 이후의 상황이 포함된 목록은 다음과 같습니다.

기술적인 비전이 있는 CEO를 고용하십시오 – Pat Gelsinger는 자신이 일을 끝낼 수 있다는 것을 보여주어야 하지만 그는 확실히 좋은 평가를 받고 있습니다. 문화 문제와 두뇌 유출을 해결하십시오. 이것은 문제로 인식되고 관심을 받는 것 같습니다. 몇몇 핵심 선수들이 돌아왔다. 업계 표준 설계 방식을 채택하십시오. 이는 오늘 논의되었으며 현재 진행 중입니다. "정확한 복제"를 포기하고 팹에 당시 사용 가능한 최고의 도구를 장착하고 OEM 프로세스 기능을 최대한 활용하십시오. 이에 대한 논의는 들어본 적이 없습니다. 학습을 가속화하고 위험을 줄이기 위해 더 작은 점프로 더 자주 새 노드로 이동하십시오. 오늘 개발 프로세스를 수정하고 연간 주기에 도달하는 것에 대한 논의가 있었습니다. 노드 이름 업데이트 – 노드 이름을 파운드리가 하는 일에 맞춰 정렬 – 이것이 혼란을 줄이는 데 도움이 될 것이라고 생각하지만 고려 중인지는 모르겠습니다. 2022년 말까지 7nm를 생산하고 2023년에 대량 생산 – 이것이 인텔의 최우선 과제가 되어야 한다고 생각합니다. 이것은 오늘까지 내 목록에 없었지만 인텔은 파운드리 비즈니스 구축이 초점을 흐리게하고 실행을 방해하지 않도록 조심해야한다고 생각합니다. 이것은 많은 것을 받아들여야 하고 솔직히 저는 이것이 현재로서는 이것이 올바른 움직임인지 확신하지 못합니다. 확실히 이것은 미국, 칩에 굶주린 전자 산업 및 국방부에 좋을 수 있지만 Intel은 프로세스 개발을 다시 정상 궤도에 올려야 합니다

<< 전혀 모르겠네! 무슨 말인지를...>>

참고: https://semiwiki.com/semiconductor-manufacturers/intel/297403-intels-idm-2-0/#:~:text=TSMC%20is%20buying%20tools%20to%20continue%20to%20the%205nm%20ramp%2C%20equip%20for%203nm%20and%20for%202nm%20development%2C%20Samsung%20is%20doing%20the%20same%20plus%20has%20started%20using%20EUV%20for%20DRAM.%20SK%20Hynix%20recently%20committed%20to%20over%20%244%20billion%20dollars%20of%20EUV%20tools%20for%20DRAM

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